還可以給這個(gè)Bus設(shè)置一個(gè)容易區(qū)分的名字，例如把這個(gè)Byte改為ByteO,這樣就把 DQ0-DQ7, DM和DQS, DQS與Clock的總線關(guān)系設(shè)置好了。

重復(fù)以上操作，依次創(chuàng)建：DQ8?DQ15、DM1信號(hào)；DQS1/NDQS1選通和時(shí)鐘 CK/NCK的第2個(gè)字節(jié)Bytel,包括DQ16?DQ23、DM2信號(hào)；DQS2/NDQS2選通和時(shí)鐘 CK/NCK的第3個(gè)字節(jié)Byte2,包括DQ24?DQ31、DM3信號(hào)；DQS3/NDQS3選通和時(shí)鐘 CK/NCK的第4個(gè)字節(jié)Byte3。

開始創(chuàng)建地址、命令和控制信號(hào)，以及時(shí)鐘信號(hào)的時(shí)序關(guān)系。因?yàn)闆]有多個(gè)Rank, 所以本例將把地址命令信號(hào)和控制信號(hào)合并仿真分析。操作和步驟2大同小異，首先新建一 個(gè)Bus,在Signal Names下選中所有的地址、命令和控制信號(hào)，在Timing Ref下選中CK/NCK （注意，不要與一列的Clock混淆，Clock列只對(duì)應(yīng)Strobe信號(hào)），在Bus Type下拉框中 選擇AddCmd,在Edge Type下拉框中選擇RiseEdge,將Bus Gro叩的名字改為AddCmdo。 如果DDR3一致性測(cè)試失敗，是否需要更換整組內(nèi)存模塊？廣西DDR3測(cè)試聯(lián)系方式

多數(shù)電子產(chǎn)品，從智能手機(jī)、PC到服務(wù)器，都用著某種形式的RAM存儲(chǔ)設(shè)備。由于相 對(duì)較低的每比特的成本提供了速度和存儲(chǔ)很好的結(jié)合，SDRAM作為大多數(shù)基于計(jì)算機(jī)產(chǎn)品 的主流存儲(chǔ)器技術(shù)被廣泛應(yīng)用于各種高速系統(tǒng)設(shè)計(jì)中。

DDR是雙倍數(shù)率的SDRAM內(nèi)存接口，其規(guī)范于2000年由JEDEC （電子工程設(shè)計(jì)發(fā)展 聯(lián)合協(xié)會(huì)）發(fā)布。隨著時(shí)鐘速率和數(shù)據(jù)傳輸速率不斷增加帶來(lái)的性能提升，電子工程師在確 保系統(tǒng)性能指標(biāo)，或確保系統(tǒng)內(nèi)部存儲(chǔ)器及其控制設(shè)備的互操作性方面的挑戰(zhàn)越來(lái)越大。存 儲(chǔ)器子系統(tǒng)的信號(hào)完整性早已成為電子工程師重點(diǎn)考慮的棘手問(wèn)題。 通信DDR3測(cè)試協(xié)議測(cè)試方法DDR3內(nèi)存的一致性測(cè)試是否需要長(zhǎng)時(shí)間運(yùn)行？

雙擊PCB模塊打開其Property窗口,切換到LayoutExtraction選項(xiàng)卡，在FileName處瀏覽選擇備好的PCB文件在ExtractionEngine下拉框里選擇PowerSL所小。SystemSI提供PowerSI和SPEED2000Generator兩種模型提取引擎。其中使用PowerSI可以提取包含信號(hào)耦合，考慮非理想電源地的S參數(shù)模型；而使用SPEED2000Generator可以提取理想電源地情況下的非耦合信號(hào)的SPICE模型。前者模型提取時(shí)間長(zhǎng)，但模型細(xì)節(jié)完整，適合終的仿真驗(yàn)證；后者模型提取快，SPICE模型仿真收斂性好，比較適合設(shè)計(jì)前期的快速仿真迭代。

使用了一個(gè) DDR 的設(shè)計(jì)實(shí)例，來(lái)講解如何規(guī)劃并設(shè)計(jì)一個(gè) DDR 存儲(chǔ)系統(tǒng)，包括從系統(tǒng)性能分析，資料準(zhǔn)備和整理，仿真模型的驗(yàn)證和使用，布局布線約束規(guī)則的生成和復(fù)用，一直到的 PCB 布線完成，一整套設(shè)計(jì)方法和流程。其目的是幫助讀者掌握 DDR 系統(tǒng)的設(shè)計(jì)思路和方法。隨著技術(shù)的發(fā)展，DDR 技術(shù)本身也有了很大的改變，DDR 和 DDR2 基本上已經(jīng)被市場(chǎng)淘汰，而 DDR3 是目前存儲(chǔ)系統(tǒng)的主流技術(shù)。

并且，隨著設(shè)計(jì)水平的提高和 DDR 技術(shù)的普及，大多數(shù)工程師都已經(jīng)對(duì)如何設(shè)計(jì)一個(gè) DDR 系統(tǒng)不再陌生，基本上按照通用的 DDR 設(shè)計(jì)規(guī)范或者參考案例，在系統(tǒng)不是很復(fù)雜的情況下，都能夠一次成功設(shè)計(jì)出可以「運(yùn)行」的 DDR 系統(tǒng)，DDR 系統(tǒng)的布線不再是障礙。但是，隨著 DDR3 通信速率的大幅度提升，又給 DDR3 的設(shè)計(jì)者帶來(lái)了另外一個(gè)難題，那就是系統(tǒng)時(shí)序不穩(wěn)定。因此，基于這樣的現(xiàn)狀，在本書的這個(gè)章節(jié)中，著重介紹 DDR 系統(tǒng)體系的發(fā)展變化，以及 DDR3 系統(tǒng)的仿真技術(shù)，也就是說(shuō)，在布線不再是 DDR3 系統(tǒng)設(shè)計(jì)難題的情況下，如何通過(guò)布線后仿真，驗(yàn)證并保證 DDR3 系統(tǒng)的穩(wěn)定性是更加值得關(guān)注的問(wèn)題。 DDR3一致性測(cè)試是否需要經(jīng)常進(jìn)行？

DDRx接口信號(hào)的時(shí)序關(guān)系

DDR3的時(shí)序要求大體上和DDR2類似，作為源同步系統(tǒng)，主要有3組時(shí)序設(shè)計(jì)要求。 一組是DQ和DQS的等長(zhǎng)關(guān)系，也就是數(shù)據(jù)和選通信號(hào)的時(shí)序；一組是CLK和ADDR/CMD/ CTRL的等長(zhǎng)關(guān)系，也就是時(shí)鐘和地址控制總線的關(guān)系；一組是CLK和DQS的關(guān)系， 也就是時(shí)鐘和選通信號(hào)的關(guān)系。其中數(shù)據(jù)和選通信號(hào)的時(shí)序關(guān)系又分為讀周期和寫周期兩個(gè) 方向的時(shí)序關(guān)系。

要注意各組時(shí)序的嚴(yán)格程度是不一樣的，作為同組的數(shù)據(jù)和選通信號(hào)，需要非常嚴(yán)格的 等長(zhǎng)關(guān)系。Intel或者一些大芯片廠家，對(duì)DQ組的等長(zhǎng)關(guān)系經(jīng)常在土25mil以內(nèi)，在高速的 DDR3設(shè)計(jì)時(shí)，甚至?xí)笤凇?mil以內(nèi)。相對(duì)來(lái)說(shuō)地址控制和時(shí)鐘組的時(shí)序關(guān)系會(huì)相對(duì)寬松 一些，常見的可能有幾百mil。同時(shí)要留意DQS和CLK的關(guān)系，在絕大多數(shù)的DDR設(shè)計(jì)里 是松散的時(shí)序關(guān)系，DDR3進(jìn)行Fly-by設(shè)計(jì)后更是降低了 DQS和CLK之間的時(shí)序控制要求。 DDR3一致性測(cè)試期間會(huì)測(cè)試哪些方面？四川DDR3測(cè)試產(chǎn)品介紹

如何監(jiān)控DDR3內(nèi)存模塊的溫度進(jìn)行一致性測(cè)試？廣西DDR3測(cè)試聯(lián)系方式

DDR4： DDR4釆用POD12接口，I/O 口工作電壓為1.2V；時(shí)鐘信號(hào)頻率為800?1600MHz； 數(shù)據(jù)信號(hào)速率為1600?3200Mbps；數(shù)據(jù)命令和控制信號(hào)速率為800?1600Mbps。DDR4的時(shí) 鐘、地址、命令和控制信號(hào)使用Fly-by拓?fù)渥呔€；數(shù)據(jù)和選通信號(hào)依舊使用點(diǎn)對(duì)點(diǎn)或樹形拓 撲，并支持動(dòng)態(tài)ODT功能；也支持Write Leveling功能。

綜上所述，DDR1和DDR2的數(shù)據(jù)和地址等信號(hào)都釆用對(duì)稱的樹形拓?fù)洌籇DR3和DDR4的數(shù)據(jù)信號(hào)也延用點(diǎn)對(duì)點(diǎn)或樹形拓?fù)洹Ｉ?jí)到DDR2后，為了改進(jìn)信號(hào)質(zhì)量，在芯片內(nèi)為所有數(shù)據(jù)和選通信號(hào)設(shè)計(jì)了片上終端電阻ODT(OnDieTermination)，并為優(yōu)化時(shí)序提供了差分的選通信號(hào)。DDR3速率更快，時(shí)序裕量更小，選通信號(hào)只釆用差分信號(hào)。 廣西DDR3測(cè)試聯(lián)系方式