走線阻抗/耦合檢查

走線阻抗/耦合檢查流程在PowerSI和SPEED2000中都有，流程也是一樣的。本例通過 Allegro Sigrity SI 啟動 Trace Impedance/Coupling Check,自動調(diào)用 PowerSI 的流程。下面通過實例來介紹走線阻抗/耦合檢查的方法。

啟動 Allegro Sigrity SI,打開 DDR_Case_C。單擊菜單 AnalyzeTrace Impedance/Coupling Check,在彈出的 SPDLINK Xnet Selection 窗口 中單擊 OK 按鈕。整個.brd 文件將被轉換成.spd文件，并自動在PowerSI軟件界面中打開。 是否可以使用多個軟件工具來執(zhí)行DDR3一致性測試？多端口矩陣測試DDR3測試市場價

高速DDRx總線概述

DDR SDRAM 全稱為 Double Data Rate Synchronous Dynamic Random Access Memory? 中 文名可理解為“雙倍速率同步動態(tài)隨機存儲器”。DDR SDRAM是在原單倍速率SDR SDRAM 的基礎上改進而來的，嚴格地說DDR應該叫作DDR SDRAM,人們習慣稱之為DDR。

DDRx發(fā)展簡介

代DDR （通常稱為DDR1）接口規(guī)范于2000年由JEDEC組織 發(fā)布。DDR經(jīng)過幾代的發(fā)展，現(xiàn)在市面上主要流行DDR3,而的DDR4規(guī)范也巳經(jīng)發(fā) 布，甚至出現(xiàn)了部分DDR4的產(chǎn)品。Cadence的系統(tǒng)仿真工具SystemSI也支持DDR4的仿真 分析了。 陜西DDR3測試DDR測試是否可以使用可編程讀寫狀態(tài)寄存器（SPD）來執(zhí)行DDR3一致性測試？

可以通過AllegroSigritySI仿真軟件來仿真CLK信號。

(1)產(chǎn)品選擇：從產(chǎn)品菜單中選擇AllegroSigritySI產(chǎn)品。

(2)在產(chǎn)品選擇界面選項中選擇AllegroSigritySI(forboard)。

(3)在AllegroSigritySI界面中打開DDR_文件。

(4)選擇菜單Setup-*Crosssection..,設置電路板層疊參數(shù)。

將DDRController和Memory器件的IBIS模型和文件放在當前DDR_文件的同一目錄下，這樣，工具會自動査找到目錄下的器件模型。

在接下來的Setup NG Wizard窗口中選擇要參與仿真的信號網(wǎng)絡，為這些信號網(wǎng)絡分組并定義單個或者多個網(wǎng)絡組。選擇網(wǎng)絡DDR1_DMO.3、DDR1_DQO.31、DDR1_DQSO.3、 DDRl_NDQS0-3,并用鼠標右鍵單擊Assign interface菜單項，定義接口名稱為Data,

設置完成后，岀現(xiàn)Setup NG wizard: NG pre-view page窗口，顯示網(wǎng)絡組的信息，如圖 1-137所示。單擊Finish按鈕，網(wǎng)絡組設置完成。

單擊設置走線檢查參數(shù)(Setup Trace Check Parameters),在彈出的窗口中做以下設 置：勾選阻抗和耦合系數(shù)檢查兩個選項；設置走線耦合百分比為1%，上升時間為lOOps；選 擇對網(wǎng)絡組做走線檢查(Check by NetGroup)；設置交互高亮顯示顏色為白色。 DDR3內(nèi)存的一致性測試是否會降低內(nèi)存模塊的壽命？

單擊View Topology按鈕進入SigXplorer拓撲編輯環(huán)境，可以按前面161節(jié)反射 中的實驗所學習的操作去編輯拓撲進行分析。也可以單擊Waveforms..按鈕去直接進行反射和 串擾的布線后仿真。

在提取出來的拓撲中，設置Controller的輸出激勵為Pulse,然后在菜單Analyze- Preferences..界面中設置Pulse頻率等參數(shù)，

單擊OK按鈕退出參數(shù)設置窗口，單擊工具欄中的Signal Simulate進行仿真分析，

在波形顯示界面里，只打開器件U104 (近端顆粒)管腳上的差分波形進行查看, 可以看到，差分時鐘波形邊沿正常，有一些反射。

原始設計沒有接終端的電阻端接。在電路拓撲中將終端匹配的上拉電阻電容等電路 刪除，再次仿真，只打開器件U104 (近端顆粒)管腳上的差分波形進行查看，可以看到， 時鐘信號完全不能工作。 DDR3一致性測試是否可以修復一致性問題？山西智能化多端口矩陣測試DDR3測試

DDR3一致性測試期間是否會對數(shù)據(jù)完整性產(chǎn)生影響？多端口矩陣測試DDR3測試市場價

至此，DDR3控制器端各信號間的總線關系創(chuàng)建完畢。單擊OK按鈕，在彈出的提示窗 口中選擇Copy,這會將以上總線設置信息作為SystemSI能識別的注釋，連同原始IBIS文件 保存為一個新的IBIS文件。如果不希望生成新的IBIS文件，則也可以選擇Updateo

設置合適的 OnDie Parasitics 和 Package Parasiticso 在本例中。nDie Parasitics 選擇 None, Package Parasitics使用Pin RLC封裝模型。單擊OK按鈕保存并退出控制器端的設置。

On-Die Parasitics在仿真非理想電源地時影響很大，特別是On-Die Capacitor,需要根據(jù) 實際情況正確設定。因為實際的IBIS模型和模板自帶的IBIS模型管腳不同，所以退出控制器 設置窗口后，Controller和PCB模塊間的連接線會顯示紅叉，表明這兩個模塊間連接有問題， 暫時不管，等所有模型設置完成后再重新連接。 多端口矩陣測試DDR3測試市場價